N2 N2 N2 của TSMC vào năm nay, A16 và N2P sẽ đến vào năm tới

TSMC dự kiến sẽ bắt đầu sản xuất số lượng lớn chip công nghệ N2 2nm, sử dụng transistor nanosheet GAA, trong nửa cuối năm nay. Công nghệ mới này sẽ hỗ trợ ra mắt nhiều sản phẩm trong năm tới, bao gồm CPU EPYC Venice thế hệ mới của AMD cho trung tâm dữ liệu và các chip của Apple năm 2025 cho smartphone, tablet và PC.

Node 2nm mới sẽ tiết kiệm điện năng đáng kể trong khi tăng hiệu suất và mật độ transistor nhờ vào GAAFET và cải tiến trong cung cấp điện. Các công nghệ quy trình tiếp theo — A16 và N2P — dự kiến sẽ sản xuất vào năm sau. Công nghệ N2 hoàn toàn mới sẵn sàng cho sản xuất hàng loạt vào nửa sau năm 2025, với các cải tiến toàn diện như hiệu suất tăng 10-15%, tiết kiệm điện 25-30% và mật độ transistor tăng 15% so với N3E.

TSMC cho biết hiệu suất transistor N2s gần đạt mục tiêu, và các khối SRAM 256Mb đạt tỷ lệ đạt chuẩn trung bình trên 90%, cho thấy quy trình đang ổn định khi N2 chuẩn bị tăng sản lượng. TSMC cũng cập nhật về N3P đang sản xuất và N3X đang theo đúng tiến độ. So với quy trình của Intel, quy trình N2 của TSMC nhanh hơn nhưng có mật độ cao hơn. Điều đáng chú ý là N2 sẽ là quy trình đầu tiên của TSMC sử dụng transistor nanosheet GAA, hứa hẹn hiệu suất cao hơn và giảm rò rỉ điện khi cổng quấn quanh kênh 360 độ, với hình dạng là nhiều nanosheet nằm ngang.

Cấu trúc này tối ưu hóa việc kiểm soát điện tĩnh trong kênh, giúp giảm kích thước transistor mà không ảnh hưởng đến hiệu suất và công suất, từ đó cho phép mật độ transistor cao hơn. Ngoài ra, quy trình N2 tích hợp tụ điện SHPMIM kim loại-cách điện-kim loại hiệu suất siêu cao vào mạch cung cấp điện của transistor để tăng cường độ ổn định và hiệu suất năng lượng.

Các tụ điện mới này cung cấp mật độ điện dung gấp hơn hai lần so với thiết kế SHDMIM siêu cao của công ty và đạt mức giảm 50% cả về điện trở bề mặt Rs và điện trở via Rc so với thế hệ trước. Điều này sẽ có tác động rõ rệt đến hiệu suất và mức tiêu thụ điện năng.

Tóm tắt từ Toms Hardware:

So sánh giữa các công nghệ chip N2, N3E và N2P cho thấy sự khác biệt về hiệu suất và tiêu thụ điện năng. Các thông số như sau:

• Tiêu thụ điện: N2P thấp hơn N3E và N2 (giảm từ -5 đến -36).

• Hiệu suất: N2P cao hơn N3E và N2 (tăng từ 5 đến 18).

• Mật độ chip: N2P đạt 1.15x, N3E 1.15x, và N2 1.07x đến 1.10x.

• Công nghệ transistor: Tất cả đều sử dụng GAA.

• Phân phối điện: Sử dụng phương pháp Front-side với SHPMIM.

Thời gian ra mắt các công nghệ này dự kiến từ nửa cuối năm 2025 đến 2027. Mật độ chip do TSMC công bố bao gồm 50% logic, 30% SRAM và 20% analog.

Cùng một khu vực, cùng một tốc độ. Quy trình sản xuất này dự kiến sẽ bắt đầu sản xuất hàng loạt trong nửa cuối năm nay, cho phép ra mắt nhiều sản phẩm vào năm tới, bao gồm CPU EPYC Venice thế hệ tiếp theo của AMD cho trung tâm dữ liệu và các vi xử lý dành cho khách hàng, như chip hệ thống của Apple cho điện thoại thông minh, máy tính bảng và PC vào năm 2025. TSMC cho biết quy trình N2 của họ đang được khách hàng áp dụng nhanh chóng hơn đáng kể so với các thế hệ trước, với số lượng tape-out mới trong năm đầu tiên đã gấp đôi so với N5 ở cùng giai đoạn.

Đà tăng trưởng này tiếp tục mạnh mẽ, khi số lượng NTO năm thứ hai cho N2 đã đạt khoảng gấp bốn lần so với N5, cho thấy sự quan tâm mạnh mẽ từ thị trường và hoạt động thiết kế sớm. Mặc dù các sản phẩm di động là những người tiên phong sử dụng N2, TSMC cho biết khách hàng trong lĩnh vực HPC và AI đang tăng tốc sử dụng công nghệ này do nhu cầu về hiệu suất năng lượng cao hơn. Sự tham gia sớm từ các phân khúc thường ở giai đoạn sau, như ví dụ của AMD Venice, cho thấy N2 có sức hấp dẫn rộng rãi hơn cho nhiều ứng dụng so với các thế hệ trước.

N2P và A16 sẽ ra mắt vào nửa sau năm 2026. Khác với công nghệ 18A của Intel, N2 của TSMC không hỗ trợ mạng cung cấp điện ở mặt sau, nhưng TSMC cho biết công nghệ mới vẫn mang lại lợi ích đáng kể. Đối với các công nghệ của TSMC, BSPDN — gọi là Super Power Rail (SPR) — sẽ có mặt trong quy trình sản xuất A16. Nhà máy này áp dụng cách tiếp cận phức tạp và tốn kém nhất, nhưng cũng hiệu quả nhất, để cung cấp điện ở mặt sau, bằng cách kết nối trực tiếp mạng cung cấp điện ở mặt sau với nguồn và cống của từng transistor.

Điều này trái ngược với phương pháp 18A của Intel, kết nối BSPDN với tiếp xúc của tế bào hoặc transistor, một phương pháp rẻ hơn nhưng có thể kém hiệu quả hơn. TSMC sẽ tiếp tục cung cấp các nút không có SPR do công nghệ cung cấp năng lượng phía sau (SPR) của họ tốn kém. Một trong những công nghệ quy trình này là N2P, phiên bản cải tiến về hiệu suất của N2 với mạng lưới cung cấp năng lượng truyền thống, hứa hẹn mang lại hiệu suất cao hơn từ 5 đến 10 lần và tiêu thụ điện năng thấp hơn từ 5 đến 10 lần so với N2.

Theo TSMC, A16 chủ yếu là N2P với khả năng cung cấp năng lượng từ mặt sau, cho phép các nhà thiết kế chip tái sử dụng IP cho nhiều sản phẩm khác nhau. Đối với các ứng dụng không yêu cầu mạng lưới năng lượng dày, N2P có thể là giải pháp tối ưu về chi phí. Trong khi đó, A16 sẽ phục vụ cho những sản phẩm cần cung cấp năng lượng dày từ mặt sau. Cả N2P và A16 dự kiến sẽ đạt mốc sản xuất quy mô lớn trong nửa sau của năm.

Nguồn: www.tomshardware.com/tech-industry/tsmcs-2nm-n2-process-node-enters-production-this-year-a16-and-n2p-arriving-next-year