TSMC tiết lộ mật độ khiếm khuyết N2 - thấp hơn N3 ở cùng giai đoạn phát triển

TSMC đã công bố mật độ khiếm khuyết D0 của công nghệ quy trình N2 tại Hội nghị Công nghệ Bắc Mỹ, cho biết mật độ khiếm khuyết thấp hơn so với các thế hệ N3, N5 và N7 ở cùng giai đoạn phát triển. Ngoài ra, theo thông tin từ ComputerBase, quy trình N2 còn hai quý nữa để sản xuất hàng loạt, dự kiến sẽ bắt đầu sản xuất chip 2nm vào cuối quý 4 năm 2025.

Mặc dù N2 của TSMC là công nghệ quy trình đầu tiên áp dụng transistor nanosheet GAA, nhưng mật độ khuyết tật của nó thấp hơn so với các thế hệ trước ở cùng giai đoạn phát triển, tức là hai quý trước khi sản xuất hàng loạt. Các thế hệ trước như N3, N3P, N5, N4 và N7, N6 đều dựa vào transistor FinFET truyền thống. Do đó, mặc dù N2 là thế hệ đầu tiên sử dụng transistor GAA, nhưng mật độ khuyết tật của nó giảm nhanh hơn và mạnh mẽ hơn so với các thế hệ trước trước cột mốc sản xuất quy mô lớn.

Biểu đồ hiển thị mật độ lỗi theo thời gian, từ ba quý trước sản xuất hàng loạt đến sáu quý sau đó. Tất cả các nút — N7N6 (xanh lá), N5N4 (tím), N3N3P (đỏ), và N2 (xanh dương) — đều cho thấy mật độ lỗi giảm đáng kể khi sản xuất tăng, nhưng với tốc độ khác nhau tùy thuộc vào độ phức tạp của nút. Đặc biệt, N5N4 có sự giảm lỗi sớm nhất, trong khi N7N6 cải thiện năng suất một cách từ từ hơn.

Đường cong N2 bắt đầu với mức độ khuyết tật ban đầu cao hơn N5N4 nhưng giảm mạnh, gần giống với xu hướng giảm khuyết tật của N3N3P. So với quy trình 18A của Intel, TSMC có quy trình N2 nhanh hơn nhưng đậm đặc hơn. TSMC công bố công nghệ 1.4nm với transistor GAA thế hệ 2, mang lại lợi thế toàn diện, dự kiến ra mắt vào năm 2028. Bài trình bày nhấn mạnh rằng khối lượng sản xuất và sự đa dạng sản phẩm vẫn là yếu tố chính thúc đẩy cải thiện mật độ khuyết tật.

Khối lượng sản xuất lớn và đa dạng sản phẩm cùng quy trình giúp TSMC nhanh chóng phát hiện và khắc phục vấn đề về mật độ lỗi và hiệu suất, từ đó tối ưu hóa chu trình học về lỗi. TSMC cho biết công nghệ chế tạo N2 của họ có nhiều bản tape out mới hơn so với các thế hệ trước, cho thấy họ đang mạo hiểm sản xuất chip N2 cho khách hàng smartphone và HPC, và điều này chủ yếu được chứng minh qua sự giảm mật độ lỗi.

Tỷ lệ giảm thiếu sót của N2 phù hợp với các thế hệ FinFET trước đây là điều quan trọng, đặc biệt là khi xem xét các rủi ro khi giới thiệu kiến trúc transistor hoàn toàn mới. Điều này cho thấy TSMC đã thành công trong việc chuyển giao kinh nghiệm quản lý quy trình và thiếu sót sang kỷ nguyên GAAFET mới mà không gặp phải trục trặc lớn, ít nhất là theo những gì TSMC công bố.

Nguồn: www.tomshardware.com/tech-industry/tsmc-discloses-n2-defect-density-lower-than-n3-at-the-same-stage-of-development