Transitor chip tốc độ cao thế hệ tiếp theo của IMEC giải quyết các mối quan tâm sản xuất-Thiết kế cửa sổ ngoài tường ngoài đơn giản hóa sản xuất, nhưng có thể hy sinh mật độ

Năm 2017, imec đã giới thiệu transistor forksheet như một phần mở rộng tự nhiên cho transistor gate-all-around (GAA). Tuy nhiên, theo thông báo gần đây của imec tại Hội nghị VSLI Symposium 2025, đã có nghi ngờ về khả năng sản xuất số lượng lớn. Để giải quyết vấn đề này, imec đã phát triển một phương pháp mới trong thiết kế transistor forksheet tiên tiến, nhằm thúc đẩy sự phát triển của transistor trong tương lai.

Các nhà nghiên cứu từ imec đã giới thiệu một cấu trúc transistor mới gọi là outer wall forksheet, dự kiến sẽ được sử dụng từ thế hệ A10 1nm (10 Angstrom) đến thế hệ A7. Kiến thức thu được từ việc sản xuất hàng loạt các transistor outer wall forksheet có thể hữu ích cho việc sản xuất các transistor CFET bổ sung thế hệ tiếp theo.

Kevin Zhang, Phó Chủ tịch TSMC, chia sẻ về sự phát triển công nghệ quy trình nhằm đáp ứng nhu cầu ngày càng cao. Intel cập nhật lộ trình Foundry với biến thể 18A-PT mới cho phép xếp chồng die 3D và quy trình 14A. Intel chi tiết công nghệ fab thế hệ tiếp theo 18A với hiệu suất cao hơn, tiêu thụ điện năng thấp hơn và mật độ cao hơn. Các nhà sản xuất chip hàng đầu - Intel, TSMC và Samsung - đang chuyển từ transistor FinFET sang transistor GAA với các công nghệ quy trình 18A, N2 và SF3E.

Cấu trúc transistor GAA cho phép dòng điện chảy qua các lớp silicon xếp chồng ngang, được bao quanh bởi vật liệu, giúp giảm rò rỉ. Điều này cải thiện khả năng kiểm soát hiệu suất và tiêu thụ năng lượng, đồng thời cho phép kích thước tế bào nhỏ hơn. Tuy nhiên, theo imec, việc mở rộng quá ba thế hệ với cách tiếp cận này là khó khăn. Kiến trúc chính tiếp theo — CFET — sử dụng xếp chồng dọc giữa các loại transistor n-type và p-type, cho phép hai transistor chiếm diện tích của một, đồng thời nâng cao hiệu suất và giảm tiêu thụ năng lượng.

CFET rất khó sản xuất, nên các nhà sản xuất chip và các nhà nghiên cứu như imec dự định sử dụng transistor forksheet như một bước trung gian giữa transistor GAA và CFET. Tuy nhiên, phiên bản đầu tiên của thiết kế forksheet, ra mắt năm 2017, quá phức tạp để sản xuất với chi phí và hiệu suất chấp nhận được. Gần đây, imec đã giới thiệu phiên bản cải tiến của thiết kế transistor forksheet, hứa hẹn dễ sản xuất hơn trong khi vẫn mang lại lợi ích về hiệu suất và công suất cho các công nghệ quy trình thế hệ tiếp theo.

Kinh nghiệm sản xuất transistor forksheet tường ngoài với quy mô lớn có thể giúp chuyển đổi sang CFET trong thập kỷ tới. Điều này không chỉ giúp transistor forksheet tường ngoài trở thành cầu nối đến CFET mà còn cung cấp thông tin về cách sản xuất chúng. Transistor forksheet được thiết kế để mở rộng khả năng của transistor GAA trong vài thế hệ trước khi CFET trở thành công nghệ chủ đạo vào những năm 2030.

Thiết kế transistor forksheet tường trong đặt một tường dielectrics giữa hoặc bên cạnh các kênh transistor, cho phép bố trí chặt chẽ hơn các thiết bị loại n và p mà không gây ra nhiễu điện. Thiết kế transistor này cho phép khoảng cách gần hơn và bố cục gọn gàng hơn, đồng thời tái sử dụng nhiều bước chế tạo từ các quy trình nanosheet hiện có. Thiết kế forksheet gốc, gọi là tường trong forksheet, đặt tường giữa các thiết bị nMOS và pMOS bên trong tế bào tiêu chuẩn, trước khi định hình cổng.

Mặc dù cấu trúc tường bên trong có thể hiệu quả trên lý thuyết, nhưng nó gặp phải vấn đề về khả năng sản xuất. Để đạt được chiều cao tế bào 90nm, vách ngăn cách điện của tường bên trong cần rất hẹp, khoảng 8 đến 10nm. Vì tường được đặt trước quá trình tạo hình cổng, nó sẽ tiếp xúc với mọi bước xử lý tiếp theo, có thể làm mòn nó. Điều này đặt ra yêu cầu nghiêm ngặt về vật liệu sử dụng.

Việc đặt các đặc tính chọn lọc cho vùng n-type và p-type trở nên khó khăn do mặt nạ phải căn chỉnh chính xác trên bức tường mỏng. Trong hầu hết các mạch, cả hai loại transistor chia sẻ một cổng duy nhất, nhưng bức tường chặn kết nối này, trừ khi cổng được mở rộng qua bức tường, điều này sẽ tạo ra điện dung không mong muốn. Cuối cùng, cổng nhánh của bức tường bên trong chỉ bao phủ ba mặt của kênh, làm giảm khả năng kiểm soát so với thiết kế GAA, đặc biệt khi chiều dài kênh giảm.

Do khó khăn trong việc sản xuất tấm ngăn trong, các kỹ sư tại imec đã quyết định thiết kế lại và cho ra mắt phiên bản tấm ngăn ngoài. Phiên bản mới này di chuyển tấm cách nhiệt đến rìa, giữa các ô chuẩn liền kề. Thay vì tách biệt các cực khác nhau trong một ô, nó giờ đây tách biệt các thiết bị cùng cực qua các ranh giới ô.

Bố cục này cho phép mở rộng tường lên khoảng 15nm mà không làm ảnh hưởng đến chiều cao của tế bào. Nó cũng cho phép xây dựng rào cản muộn trong quy trình, sau các bước quan trọng như hình thành nguồn thoát và giải phóng kênh nanosheet. Nhờ đó, rào cản tránh được hư hại từ các bước trước và có thể được xây dựng bằng vật liệu silicon dioxide và công cụ đã được chứng minh. Với độ dày tường 15nm, điều này có thể ảnh hưởng đến mật độ transistor, vì các thiết bị tường bên ngoài lớn hơn so với transistor tường bên trong.

Tuy nhiên, lợi ích về khả năng sản xuất và hiệu suất của transistor thành phần vỏ ngoài có thể vượt trội hơn so với phiên bản ban đầu. Việc thay đổi thứ tự giới thiệu thành phần vỏ ngoài mang lại hai lợi ích quan trọng: quy trình chế tạo đơn giản hơn và cải thiện khả năng điều khiển.

Nguồn: www.tomshardware.com/tech-industry/semiconductors/imecs-next-gen-high-speed-chip-transistor-addresses-manufacturing-concerns-outer-wall-forksheet-design-simplifies-production-but-may-sacrifice-density