Nền tảng AMD SP7 và SP8 cho EPYC thế hệ tiếp theo Venice, & Verano Verano CPUS chi tiết: lên tới 12800 mt/s bộ nhớ 16 kênh & 128 pcie 6.0 làn đường

Cửa hàng gần nhất

được xác nhận bởi itcctv

Nền tảng AMD SP7 và SP8 cho EPYC thế hệ tiếp theo Venice, & Verano Verano CPUS chi tiết: lên tới 12800 mt/s bộ nhớ 16 kênh & 128 pcie 6.0 làn đường

AMD đã công bố nền tảng SP7 và SP8 cho các vi xử lý EPYC Venice và Verano sắp tới, hỗ trợ DDR5 và PCIe 6.0. EPYC Venice dự kiến có tới 256 lõi với kiến trúc Zen 6, ra mắt vào năm 2026, trong khi EPYC Verano có thể là phiên bản cải tiến của Zen 6 hoặc chip Zen 7 mới, dự kiến ra mắt vào năm 2027.

Hiện tại, trong khi AMD chỉ chia sẻ thông tin nhỏ, các nguồn tin rò rỉ đã tiết lộ những gì chúng ta có thể mong đợi từ các nền tảng thế hệ tiếp theo. Đầu tiên là nền tảng SP7, AMD sẽ hỗ trợ lên đến 16 kênh DDR5 DRAM với tốc độ tối đa 8000 MT/s ECC và 12,800 MT/s MRDIMM trong cấu hình 1DPC. Nền tảng này cũng sẽ hỗ trợ các kiểu bộ nhớ 1, 4, 8, 16 và 16 kênh, với các loại bộ nhớ được mở rộng bao gồm RDIMM, 3DS RDIMM, MRDIMM và giải pháp Tall DIMM DRAM.

Nguồn hình ảnh từ Diễn đàn Baidu. Về mặt IO, nền tảng AMD SP7 sẽ hỗ trợ 2P, cho phép hai socket thế hệ tiếp theo trên mỗi bo mạch chủ và tối đa 128 làn PCIe Gen 6.0, cung cấp băng thông 64 Gbps mỗi làn. Nền tảng SP7 cũng có thể cung cấp thêm 16 làn PCIe Gen 4. Phiên bản đơn socket 1P sẽ có tối đa 96 làn PCIe Gen 6.0 và 8 làn PCIe Gen 4 bổ sung. Nền tảng này cũng hỗ trợ SDCI (Smart Data Cache Injection).

Tóm tắt nền tảng SP7 của AMD, bạn sẽ nhận được:

Hỗ trợ lên đến 16 kênh DDR5

Tốc độ DDR5 ECC lên đến 8000 MT/s

Tốc độ DDR5 RDIMM lên đến 12800 MT/s

Hỗ trợ RDIMM, 3DS RDIMM, MRDIMM, Tall DIMM

Tối đa 128 PCIe Gen 6 và 16 làn PCIe Gen 4 trên nền tảng 2P

Tối đa 96 PCIe Gen 6 và 8 làn PCIe Gen 4 trên nền tảng 1P

Nền tảng SP7 hướng đến thị trường doanh nghiệp cao cấp và trung tâm dữ liệu, trong khi SP8 sẽ là giải pháp nền tảng cấp đầu vào với hỗ trợ cho các chip EPYC thế hệ tiếp theo.

Nền tảng sẽ giữ nguyên khả năng tương thích bộ nhớ nhưng với cấu hình 8 kênh. Đặc biệt, SP8 sẽ cung cấp nhiều làn PCIe Gen 6.0 hơn so với SP7, với tối đa 192 làn PCIe Gen 6.0 trên nền tảng 2P và 128 làn trên nền tảng 1P. Tóm lại, trên SP8 của AMD, bạn sẽ có: Hỗ trợ tối đa 8 kênh DDR5, bộ nhớ ECC DDR5 lên tới 8000 MT/s, bộ nhớ RDIMM DDR5 lên tới 12800 MT/s, hỗ trợ RDIMM, 3DS RDIMM, MRDIMM, Tall DIMM, tối đa 192 làn PCIe Gen 6 và 16 làn PCIe Gen 4 trên nền tảng 2P, tối đa 128 làn PCIe Gen 6 và 8 làn PCIe Gen 4 trên nền tảng 1P. Chúng ta cũng có cái nhìn sơ bộ về cách sắp xếp cấu hình CPU cho thế hệ tiếp theo.

📢 Liên hệ quảng cáo: 0919 852 204
Quảng cáo của bạn sẽ xuất hiện trên mọi trang!

Chip Zen 6C hoặc Zen 6 Dense sẽ có tới 32 nhân mỗi CCD, với tổng cộng 8 CCD, mang lại tổng số 256 nhân mà AMD đã công bố. Mỗi CCD có 128 MB bộ nhớ cache L3, tổng cộng là 1 GB cho toàn bộ chip. Chip cũng có hai mạch IO, mỗi mạch hỗ trợ chức năng PCIe Gen 6.0 CXL 3.1 và bộ nhớ DDR5-8000. Đáng chú ý, tốc độ MRDIMM tối đa được liệt kê là 10,400 MTs, khác với 12,800 MTs đã đề cập, cùng với Gen4 Infinity Fabric và Secure Processor.

CPU AMD EPYC Venice tiêu chuẩn dựa trên nhân Zen 6 sẽ có 12 nhân mỗi CCD và có 8 CCD với cấu hình dual IO die, tổng cộng là 96 nhân và 192 luồng, tương đương với các sản phẩm Turin hiện tại. Mỗi CCD sẽ có 48 MB bộ nhớ cache L3, tăng 50% so với 32 MB L3 trên các chip Zen 5.

EPYC 9006 Venice với Zen 6 có 256 lõi, 512 luồng, tối đa 8 CCDs và 1024 MB L3. EPYC 9005 Turin với Zen 5 có 192 lõi, 384 luồng, tối đa 12 CCDs và 384 MB L3. EPYC 9006 Venice với Zen 5 có 96 lõi, 192 luồng, tối đa 8 CCDs và 384 MB L3. EPYC 9005 Turin với Zen 5 có 96 lõi, 192 luồng, tối đa 16 CCDs và 384 MB L3. Theo các báo cáo trước đây, các biến thể EPYC SP7 sẽ có TDP khoảng 600W, tăng từ 400W trên Zen 5, trong khi các chip SP8 sẽ có TDP từ 350-400W.

Rò rỉ thông tin cho thấy AMD sẽ nâng cao số lượng lõi, khả năng tính toán và tính năng IO với các CPU EPYC Venice ra mắt vào năm 2026, theo sau là thế hệ tiếp theo Verano vào năm 2027. Dưới đây là danh sách các dòng CPU AMD EPYC: