TSMC MULLS MASSIVE 1000W-Class-Class Processors với 40 lần hiệu suất của các mô hình tiêu chuẩn

Bạn có thể nghĩ rằng vi xử lý thường nhỏ, nhưng TSMC đang phát triển công nghệ CoWoS cho phép đối tác tạo ra các cụm chip đa chiplet với kích thước 7,885 mm², sử dụng nền tảng 120×150 mm, lớn hơn một chút so với kích thước của hộp đĩa CD. TSMC cho biết những bộ vi xử lý khổng lồ này có thể cung cấp hiệu suất gấp 40 lần so với vi xử lý tiêu chuẩn.

Hầu hết các bộ xử lý cao cấp hiện đại đều sử dụng thiết kế multi-chiplet. Để đáp ứng nhu cầu hiệu suất ngày càng tăng, TSMC đang cải thiện khả năng đóng gói để hỗ trợ các cụm chip lớn hơn cho tính toán hiệu suất cao và ứng dụng AI. Tại Hội nghị Công nghệ Bắc Mỹ, TSMC đã công bố lộ trình 3DFabric mới, nhằm mở rộng kích thước interposer vượt xa giới hạn hiện tại.

Bạn có thể quan tâm đến việc ASE phát triển công nghệ bao bì dạng vuông để thay thế cho wafer tròn. Lightmatter vừa ra mắt siêu chip quang hiệu suất cao, tuyên bố là kết nối AI nhanh nhất thế giới. Hiện tại, TSMC CoWoS cung cấp giải pháp đóng gói chip cho phép kích thước interposer lên tới 2831 mm², lớn hơn khoảng 3,3 lần so với giới hạn kích thước photomask của công ty là 858 mm² theo tiêu chuẩn EUV, trong khi TSMC sử dụng kích thước 830 mm².

Công nghệ đóng gói CoWoS-L thế hệ mới của TSMC dự kiến sẽ ra mắt vào năm sau, hỗ trợ các interposer có kích thước lên tới 4,719 mm2, khoảng 5. Hiện tại, công nghệ này đã được sử dụng bởi các sản phẩm như bộ tăng tốc AMD Instinct MI300X và GPU Nvidia B200, kết hợp hai chip logic lớn với tám bộ nhớ HBM3 hoặc HBM3E, nhưng vẫn chưa đủ cho các ứng dụng trong tương lai.

Khu vực lưới chuẩn lớn gấp 5 lần. Gói này có thể chứa tối đa 12 cụm bộ nhớ băng thông cao và cần một nền tảng lớn hơn với kích thước 100×100 mm (10,000 mm²). Công ty kỳ vọng rằng các giải pháp dựa trên thế hệ đóng gói này sẽ mang lại hiệu suất tính toán gấp hơn ba lần rưỡi so với các thiết kế hiện tại. Trong khi giải pháp này có thể đủ cho GPU Rubin của Nvidia với 12 cụm HBM4, các bộ xử lý có khả năng tính toán cao hơn sẽ cần nhiều silicon hơn.

TSMC dự định mở rộng phương pháp đóng gói này một cách mạnh mẽ hơn. Công ty dự kiến sẽ cung cấp các interposer có diện tích lên tới 7,885 mm2, gấp khoảng 9.5 lần giới hạn photomask, được gắn trên một nền tảng 120×150 mm. So sánh, một hộp CD tiêu chuẩn có kích thước khoảng 142×125 mm. Điều này cho thấy sự tăng trưởng từ lắp ráp multi-chiplet kích thước 8x-reticle trên nền tảng 120×120mm mà TSMC đã trình bày năm ngoái, và sự gia tăng này có thể phản ánh yêu cầu từ khách hàng của công ty.

Gói sản phẩm này dự kiến hỗ trợ bốn hệ thống vi mạch 3D stacked SoIC, chẳng hạn như một chip N2A16 xếp chồng lên chip logic N3, mười hai bộ nhớ HBM4 và các chip đầu vào/đầu ra bổ sung. TSMC cũng cung cấp công nghệ System-on-Wafer SoW-X cho những khách hàng yêu cầu hiệu suất cực cao và sẵn sàng chi trả cho điều đó.

Hiện tại, chỉ có Cerebras và Tesla sử dụng tích hợp ở cấp độ wafer cho các bộ xử lý WFE và Dojo phục vụ AI, nhưng TSMC tin rằng sẽ có thêm khách hàng khác có yêu cầu tương tự. Việc cung cấp điện cho các bộ xử lý kích thước 9.5-reticle hoặc wafer là rất khó khăn. Các giải pháp multi-chiplet cần cung cấp điện với dòng cao ở mức kilowatt, điều này đang trở nên khó khăn cho các nhà sản xuất máy chủ và phát triển chip, vì vậy cần phải giải quyết ở cấp độ hệ thống.

Tại Hội nghị Công nghệ 2025, TSMC đã trình bày chiến lược cung cấp điện nhằm đảm bảo khả năng cung cấp điện hiệu quả và mở rộng ở mức kilowatt. Để đáp ứng yêu cầu về công suất kilowatt cho các bộ vi xử lý, TSMC dự định tích hợp các IC quản lý nguồn monolithic (PMIC) với TSVs được sản xuất trên công nghệ FinFET N16 và các cuộn cảm trên wafer trực tiếp vào các gói CoWoS-L với các interposer RDL, cho phép định tuyến nguồn qua chính nền tảng.

Điều này giảm khoảng cách giữa nguồn điện và các chip hoạt động, giảm điện trở phụ và cải thiện tính toàn vẹn điện năng toàn hệ thống. TSMC cho biết PMIC dựa trên công nghệ N16 của họ có khả năng kiểm soát điện áp tinh vi cho việc điều chỉnh điện áp động (DVS) ở mức dòng điện cần thiết, đạt mật độ cung cấp điện cao gấp năm lần so với các phương pháp truyền thống. Thêm vào đó, các tụ điện rãnh sâu nhúng (eDTCDTC) được tích hợp trực tiếp vào đế hoặc chất nền silicon, cung cấp khả năng tách điện với mật độ cao lên tới 2.500 nF/mm², giúp cải thiện độ ổn định điện năng bằng cách lọc các biến động điện áp gần chip và đảm bảo hoạt động đáng tin cậy ngay cả khi có sự thay đổi nhanh chóng trong khối lượng công việc.

Cách tiếp cận nhúng này cho phép quản lý hiệu quả DVS và cải thiện phản ứng tạm thời, điều này rất quan trọng cho việc quản lý hiệu suất năng lượng trong các thiết kế phức tạp, đa nhân hoặc đa die. Tổng thể, phương pháp cung cấp năng lượng của TSMC phản ánh sự chuyển hướng sang tối ưu hóa đồng bộ ở cấp hệ thống, trong đó việc cung cấp năng lượng cho silicon được coi là một phần tích hợp của thiết kế silicon, đóng gói và hệ thống, không phải là một tính năng riêng biệt của từng thành phần.

Kích thước và hệ thống làm mát Việc chuyển sang kích thước interposer lớn hơn sẽ ảnh hưởng đến thiết kế hệ thống, đặc biệt là về yếu tố hình thức đóng gói. Substrate 100×100 mm dự kiến gần đạt giới hạn vật lý của yếu tố hình thức OAM 2.0, có kích thước 102×165 mm.

Nguồn: www.tomshardware.com/tech-industry/tsmc-mulls-massive-1000w-class-multi-chiplet-processors-with-40x-the-performance-of-standard-models