Làm sáng tỏ chuỗi cung ứng AI Chip - ở đây, cách NVIDIA và những người khác dựa vào một mạng lưới các công ty phức tạp để tạo ra chip của họ

Sự bùng nổ trong việc sử dụng chip AI mang lại lợi ích cho nhiều công ty ít được chú ý. Mặc dù nhiều người thường cho rằng công ty thiết kế GPU NVIDIA Corporation dẫn đầu trong lĩnh vực AI, nhưng thực tế là có một mạng lưới phức tạp các công ty từ châu Á đến Mỹ đóng vai trò quan trọng trong chuỗi cung ứng này. Liên Hợp Quốc ước tính rằng thị trường AI sẽ đạt 4.

Đến năm 2033, việc hiểu những công ty nào thúc đẩy chuỗi cung ứng AI là rất quan trọng, bao gồm các nhà sản xuất wafer ở Hàn Quốc và Đức, nhà cung cấp phần mềm thiết kế ở Mỹ, các công ty hóa chất châu Á và các nhà sản xuất bán dẫn ở Đài Loan. Trước khi các nhà thiết kế chip AI như NVIDIA có thể giao thiết kế cho các nhà sản xuất bán dẫn, họ cần phải tạo ra chúng.

Trái ngược với quan niệm phổ biến rằng chuỗi cung ứng bán dẫn toàn cầu tập trung ở châu Á, hầu hết các công ty EDA nằm ở Mỹ. Do đó, hành trình của một con chip AI bắt đầu với các sản phẩm từ công ty Mỹ hoặc châu Âu. Các công ty EDA đóng góp vào thiết kế chip ở giai đoạn đầu của chuỗi cung ứng và xác minh hiệu suất sau sản xuất, do đó sản phẩm của họ rất quan trọng để đảm bảo rằng các chip AI đáp ứng yêu cầu hiệu suất cao.

Đầu tiên, các nhà cung cấp EDA như Cadence Design Systems, Synopsys, Ansys và Siemens cung cấp công cụ thiết kế chip và quy trình sản xuất cho các nhà sản xuất. Các công cụ mô phỏng EDA giúp nhà thiết kế chip dự đoán hiệu suất sản phẩm trong quá trình thiết kế và điều chỉnh trước khi bước vào giai đoạn sản xuất tốn kém. Ngành EDA cũng bị chi phối bởi một số ít các công ty lớn, tương tự như ngành sản xuất và thiết kế chip.

70% thị trường được kiểm soát bởi ba công ty: Cadence, Synopsys và Siemens, với các nền tảng như Palladium Z3 và Protium X3. Cadence, công ty đạt doanh thu 4,6 tỷ đô la trong năm tài chính gần nhất, cung cấp sản phẩm cho thiết kế mạch tích hợp, xác minh mạch tích hợp, thiết kế bảng mạch in, xác minh thiết kế, phân tích nhiệt và các lĩnh vực khác trong thiết kế và phát triển bán dẫn.

Cả Cadence và Synopsys đều phụ thuộc vào một nhà cung cấp hoặc một số ít nhà cung cấp cho các linh kiện phần cứng quan trọng, điều này làm toàn bộ chuỗi cung ứng bán dẫn gặp rủi ro nếu vài công ty không giao hàng. Cadence lớn hơn một chút so với Synopsys, công ty này đạt doanh thu 3.2 tỷ USD.

Các hệ thống Cadences Genus, Synopsys Fusion và Siemens Oasys hoạt động ở giai đoạn RTL (register-transfer-level) trong thiết kế vi mạch, nơi các nhà thiết kế sử dụng ngôn ngữ lập trình cấp thấp để lập bản đồ luồng dữ liệu trong chip. Điều này cho phép họ mô phỏng hiệu suất của chip và điều chỉnh các sai sót trong quá trình thiết kế. Tuy nhiên, các thiết kế chip hiện nay, với hàng tỷ transistor, như chip M4 mới nhất của Apple có 28 tỷ transistor, yêu cầu các transistor hoạt động theo nhóm trong các miền khác nhau với tần số và điện áp khác nhau.

Giao tiếp giữa các miền, gọi là giao thoa miền đồng hồ (CDC), có thể gây ra lỗi. Trong khi lỗi CDC xảy ra giữa các miền, lỗi giao thoa miền reset (RDC) cũng có thể phát sinh trong cùng một miền. Lỗi RDC xảy ra khi các phần tử trong chip hoạt động theo các tín hiệu reset không đồng bộ, dẫn đến việc chúng chuyển sang trạng thái mặc định không đồng bộ với nhau. Để khắc phục những lỗi này, các ứng dụng Cadence Conformal Litmus và Jasper CDC giúp kỹ sư kiểm tra và sửa lỗi CDC và RDC.

Synopsys cung cấp VC SpyGlass, trong khi Siemens có nền tảng xác minh Questa RDC và phân tích CDC. RTL và CDC đang ở giai đoạn đầu trong thiết kế chip AI, với mục tiêu chính là đảm bảo độ chính xác của việc ánh xạ RTL đến sơ đồ mạch cuối cùng. Các công cụ như Cadence Conformal Equivalency Checker EC, Synopsys IC Validator và Siemens Calibre Circuit Verification giúp thiết kế xác minh rằng danh sách mạch (netlist) đúng là đại diện chính xác cho RTL, quá trình này được gọi là kiểm tra layout so với sơ đồ LVS.

Các công cụ này thường được sử dụng để xác nhận tính tương thích của thiết kế với quy trình sản xuất. Các công ty EDA cũng cung cấp hệ thống mô phỏng và nguyên mẫu cho các nhà thiết kế nhằm đảm bảo sản phẩm của họ đáp ứng yêu cầu thị trường. Hình ảnh từ Synopsys minh họa quy trình mô hình hóa quá trình sản xuất chip trong quá trình mô phỏng để phát hiện lỗi. Hai loại lỗi này, cùng với kiểm tra LVS, tạo thành bước khởi đầu của chuỗi cung ứng chip AI.

Giai đoạn cuối cùng của thiết kế là gói IC, bảo vệ chip và kết nối với bảng mạch in (PCB). Trong gói này, nhiều chiplet được tích hợp để thực hiện các chức năng cụ thể như xử lý logic hoặc lưu trữ bộ nhớ. Các nền tảng như Cadence Integrity 3D-IC, Synopsys Die-to-Die IP, Siemens Innovator3D IC, Xpedition Package Designer và Allegro X Advanced Package Design hỗ trợ các nhà thiết kế chip AI trong giai đoạn này.

Cuối cùng, yêu cầu của các nhà thiết kế chip về việc tích hợp hàng tỷ transistor trong một chip buộc các nhà sản xuất phải thiết kế quy trình sản xuất tương ứng. Điều này liên quan đến sản xuất chip AI và các công ty được đề cập dưới đây. Quy trình sản xuất chip hiện đại đặc trưng bởi các công nghệ tiên tiến dưới 7 nanomet, bao gồm 5nm, 3nm và công nghệ hàng đầu 2nm.

Các công nghệ sản xuất này.

Nguồn: wccftech.com/demystifying-the-ai-chip-supply-chain-heres-how-nvidia-others-rely-on-a-complex-web-of-companies-to-make-their-chips/